VTI1H3 – Sistem Digital v2024

BAHAN KAJIAN 11

Kajian mengenai sistem dan elektronika digital sebagai dasar dalam mempelajari perangkat transmisi dan jaringan telekomunikasi broadband dimulai dari konsep dasar sistem, teknik dan rangkaian digital, Sistem bilangan dan kode biner, Aljabar Boolean dan penyederhanaan rangkaian digital, perancangan dan implementasi rangkaian kombinasional serta perancangan dan implementasi rangkaian sekuensial.

Program Learning Outcomes (PLO) / Capaian Pembelajaran Program Studi / Capaian Pembelajaran Lulusan (CPL)

  • PLO 03 – Menguasai konsep teoritis bidang pengetahuan dan terkait teknologi informasi dan telekomunikasi broadband secara umum
  • PLO 07 – Mampu menerapkan keilmuan dibidang elektronika dengan berbagai metode untuk memudahkan penyelesaian pekerjaan.

Course Learning Outcomes (CLO) / Capaian Pembelajaran Mata Kuliah (CPMK) PLO yang di dukung

  • CLO01 – Mahasiswa mampu mendeskripsikan konsep dasar sistem, teknik, dan rangkaian digital (PLO 03)
  • CLO02 – Mahasiswa memahami sistem bilangan biner dan konversinya serta mengenal kode-kode biner (PLO 03)
  • CLO03 – Mahasiswa mampu mensintesis dan menganalisis rangkaian digital (PLO 07)
  • CLO04 – Mahasiswa mampu menguasai perancangan dan implementasi rangkaian digital kombinasional (PLO 07)
  • CLO05 – Mahasiswa mampu menguasai perancangan dan implementasi rangkaian digital sekuensial (PLO 07)

Penilaian:

No Nama Asessment tools CLO yang dinilai Bentuk komponen Tipe Evaluasi Total Bobot Per Bentuk Assement
1 CLO4.Praktikum CLO 4 Praktikum Aktivitas Partisipatif               25%
2 CLO1.Uji Kompetensi 1 CLO 1 Ujikom 1 Kognitif atau Pengetahuan               15%
3 CLO2.Uji Kompetensi 2 CLO 2 Ujikom 2 Kognitif atau Pengetahuan               20%
4 CLO3.Uji Kompetensi 3 CLO 3 Ujikom 3 Aktivitas Partisipatif              25%
5 CLO5.Uji Kompetensi Praktikum CLO 5 Ujikom Praktek Hasil Project             15%

Rencana Pembelajaran Semester: RPS VTI1H3-Sistem Digital Semester Genap 2023/2024.

Slide Perkuliahan:

  • Materi 1 PENGENALAN LOGIKA DAN SISTEM DIGITAL
  • Materi 2 SISTEM BILANGAN BINER DAN GERBANG LOGIKA
  • Materi 3 ALJABAR BOOLEAN DAN PENYEDERHANAAN RANGKAIAN DIGITAL (KMAP)
  • Materi 4 UJI KOMPETENSI I (PENGENALAN SISTEM DIGITAL)
  • Materi 5 PENGENALAN BAHASA DESKRIPSI PERANGKAT KERAS VERILOG
  • Materi 6 RANGKAIAN KOMBINASIONAL MULTIPLEKSER, DEMULTIPLEKSER, ENCODER DAN DECODER TAMPILAN DIGITAL
  • Materi 7 RANGKAIAN KOMBINASIONAL PENJUMLAH DAN PENGURANG
  • Materi 8 UJIAN KOMPETENSI II (RANGKAIAN DIGITAL KOMBINASIONAL DAN PENYEDERHANAANNYA) 
  • Materi 9 RANGKAIAN FLIP-FLOP DAN PENDETAK
  • Materi 10 RANGKAIAN DIGITAL MESIN KEADAAN BERHINGGA (FINITE STATE MACHINE)
  • Materi 11 RANGKAIAN PENCACAH (COUNTER)
  • Materi 12 RANGKAIAN REGISTER
  • Materi 13 UJIAN KOMPETENSI III (RANGKAIAN SEKUENSIAL) 
  • Materi 14 PROSESOR SEDERHANA (ALU 4-BIT)
  • Materi 15 IMPLEMENTASI ALGORITMA
  • Materi 16 KOMUNIKASI SERIAL

Modul Praktikum Sistem Digital

  • MODUL 0: PENGENALAN PRAKTIKUM SISTEM DIGITAL DAN INSTALASI PIRANTI LUNAK PENDUKUNG (RUNNING MODUL)
  • MODUL 1: PENGENALAN PIRANTI LUNAK INTEL QUARTUS PRIME DAN MODELSIM INTEL EDISI FPGA
  • MODUL 2: PENGENALAN PAPAN PENGEMBANGAN FPGA DE0-NANO DAN DE10-LITE
  • MODUL 3: PENGENALAN GERBANG DIGITAL DAN SIMULASI RANGKAIAN DIGITAL SEDERHANA BERBASIS SKEMATIK DI INTEL QUARTUS PRIME DAN MODELSIM INTEL FPGA
  • MODUL 4: PENGENALAN VERILOG HDL UNTUK RANGKAIAN DIGITAL MENGGUNAKAN LAMPU, SAKLAR DAN MULTIPLEKSER DI PAPAN PENGEMBANGAN FPGA
  • MODUL 5: IMPLEMENTASI RANGKAIAN DIGITAL PEMBENTUK DAN PENAMPIL ANGKA DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 6: IMPLEMENTASI RANGKAIAN DIGITAL PENGANCING, FLIP-FLOP DAN REGISTER DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 7: IMPLEMENTASI RANGKAIAN DIGITAL PENCACAH DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 8: IMPLEMENTASI RANGKAIAN DIGITAL PEWAKTU DAN JAM WAKTU NYATA DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 9: RANGKAIAN REGISTER
  • MODUL 10: IMPLEMENTASI RANGKAIAN DIGITAL PENJUMLAH, PENGURANG DAN PENGALI DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 11: IMPLEMENTASI RANGKAIAN DIGITAL MESIN KEADAAN BERHINGGA (FINITE STATE MACHINE) DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 12: IMPLEMENTASI RANGKAIAN BLOK MEMORI DI FPGA MENGGUNAKAN VERILOG-HDL
  • MODUL 13: IMPLEMENTASI RANGKAIAN SOFTCORE PROCESSOR NIOS II DI FPGA
  • MODUL 14: IMPLEMENTASI MESIN PERMAINAN MENGGUNAKAN FPGA
  • MODUL 15: IMPLEMENTASI RANGKAIAN PEMBACA SENSOR DAN KOMUNIKASI DATA NIRKABEL MENGGUNAKAN FPGA

Asisten Praktikum:

  1. Nurul Khotimah (6705220089) D3 Teknologi Telekomunikasi –  Koordinator Asisten
  2. Afa Naurah Halwa (6705220046) D3 Teknologi Telekomunikasi
  3. Andinis Farizki (6705220027) D3 Teknologi Telekomunikasi
  4. Irham Al Husaini (6705220081) D3 Teknologi Telekomunikasi
  5. Haidar Azzafran (6705220025) D3 Teknologi Telekomunikasi
  6. Najwa Shabrina (6705220050) D3 Teknologi Telekomunikasi
  7. Mochammad Heidar Zidan Alif (6705220090) D3 Teknologi Telekomunikasi

Referensi Utama:

  1. Hidayat.,Sistem Digital, Penerbit INFORMATIKA, 2018
  2. Unsalan, Cem; Tar, Bora, Digital System Design with FPGA Implementation Using Verilog and VHDL, McGraw-Hill Education, 2017
  3. Pedroni, Volnei A., DIGITAL ELECTRONICS AND DESIGN WITH VHDL, Morgan-Kaufmann, 2008
  4. Darlis, Denny.,Diktat Kuliah Sistem Digital, 2024

Referensi Pendukung:

  1. Tim Kurikulum, Modul Praktikum Sistem Digital, D3 Teknologi Telekomunikasi, Universitas Telkom, 2024
  2. A hub for learning about computer hardware with FPGAs, https://fpgacademy.org/index.html
  3. Terasic.com, DE0_Nano_User_Manual, http://www.terasic.com.tw, 2012
  4. Terasic.com, de10-lite-user-manual, 2016.